IBM en el marco de la Hot Chip Conference, ha presentado detalles de su nueva generación de CPU de alto rendimiento de arquitectura Power8, estos nuevos chips suceden a la familia Power7+, anunciados el 2012 y están enfocados en el mercado de la computación de alto rendimiento o HPC (High Performance Computing).
Según los detalles técnicos entregados por IBM, estos nuevos procesadores mejoran su rendimiento y arquitectura para el mercado de la computación de alto rendimiento que en los últimos años ha tomado una importancia relevante debido al competitivo mercado de los supercomputadores. Estos nuevos chips ofrecen un nuevo proceso de manufactura, mayor ancho de banda de memoria, el doble de ancho de banda para operaciones I/O e incrementan sus capacidades multi-hilo de manera notable respecto a chips previos.
La nueva familia de procesadores IBM Power8 de arquitectura RISC (Reduced Instruction Set Computer), son la octava generación de chips de la familia Power de IBM, esta vez vienen en diseño de 12 núcleos de 8-vias (8-way) SMT (Simultaneous MultiThreding), en comparación a los Power7+ que poseen diseño de 8-nucleos capaces de manejar hasta 4 hilos de ejecución (4-way). En este contexto IBM ha mejorado notablemente la capacidad multi-hilo de estos microprocesadores, siendo capaces de administrar hasta 8 hilos de ejecución por núcleo, es decir, 96 threads (hilos) de ejecución en total para el chip, comparada con los 32 threads de los chips Power7+.
IBM con estos nuevos chips también ha hecho la transición a un proceso de manufactura de 22nm con la tradicional tecnología SOI (Silicon-On-Insulator) y High-K Metal Gate, lo que incrementa la eficiencia en el aspecto energético respecto a los chips Power7+ lanzados en el 2012 y que hacen uso de un proceso de manufactura de 32nm, eso sí, su área no deja de abarcar 650mm2, dimensiones masivas para este tipo de chips.
En cuanto a los principales componentes internos de los Power8, posee un controlador PCI Express 3.0, 64K de cache de datos por núcleo y 32K de cache de instrucciones, 512KB de cache SRAM L2 por núcleo, 96 MB de cache L3 eDRAM compartido y 128 MB de cache L4 eDRAM. Este ultimo removido de estos chips desde el Power7 y Power7+ y que hace su regreso con Power8.
Los procesadores Power8 poseen un total de 16 etapas de ejecución, estas incluyen 2 LSU (load sotre units) y una CRU (condition register unit), un BRU (branch register unit) y 2 IFU (Instruction fetch units). Tambien tenemos 2 FXU (Fixed-Point units), 2 VMX (Vector math units) 1 DFU (Decimal floating unit) y una unidad de cifrado por hardware.
Por otra parte, los nuevos CPU Power8 también ofrecen soporte para memoria transaccional, lo que reafirma su enfoque hacia la computación de alto rendimiento (HPC), con un controlador DDR3 que ofrece un ancho de banda sostenido de 230 GB/s y 48 GB/s para operaciones de entrada y salida (I/O), esto último gracias al controlador PCI Express 3.0 que ofrece un rendimiento en I/O más del doble que los 20 GB/s de los procesadores Power7 y Power7+ que implementan un controlador PCI Express 2.0. En cuanto a la regulación de energía, los procesadores Power8 posee un micro-controlador que es usado para regular la energía y voltaje entregado al chip, mientras que cada núcleo posee su propio módulo regulador de voltaje (VRM).
Otra de las mejoras introducidas por IBM en sus procesadores Power8 es la implementación de CAPI (Coherence Attach Processor Interface) una interfaz dentro del chip que sirve como un puente de comunicación con la interfaz PCI-Express para componentes externos como GPU o FPGAs (Field Programable Gate Arrays), como lo pueden ser aceleradores NVIDIA Tesla o Intel Xeon Phi.
Recordemos que previamente IBM, anuncio su iniciativa OpenPower, donde licenciará a terceros la tecnología Power comenzando con Power8, con el fin de crear un ecosistema alrededor de la arquitectura Power con compañías como Google y NVIDIA entre otras. Hasta ahora, IBM preliminarmente diseñaba sus propios servidores o estaciones de trabajo basadas en sus procesadores, con esta iniciativa las compañías podrán diseñar sus propios sistemas, optimizando interconexiones, memoria, redes, sistemas de almacenamiento y otros componentes.
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